集成电路版图

集成电路版图（英語：integrated circuit layout），是真实集成电路物理情况的平面几何形状描述。集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计的结果必须遵守制造工艺、时序、面积、功耗等的约束。版图设计是借助电子设计自动化工具来完成的。集成电路版图完成后，整个集成电路设计流程基本结束。随后，半导体加工厂会接收版图文件，利用具体的半导体器件制造技术，来制造实际的硬件电路。

一个简单的CMOS运算放大器的模拟集成电路版图（输入端位于左边，补偿电容位于右边）。图中蓝色部分为金属层，而绿色和棕色部分为N型和P型掺杂的半导体，红色部分为多晶硅，交叉阴影区为电路的连线

如果以标准的工业流程进行集成电路制造，即化学、热学以及一些与光刻有关的变量可以得到精确控制，那么最终制造出的集成电路的行为在很大程度上取决于不同“几何形状”之间的相互连接以及位置决定。集成电路布局工程师的工作是将组成集成电路芯片的所有组件安置和连接起来，并符合预先的技术要求。通常这些技术要求包括性能、尺寸和制造可行性。在版图图形中，不同颜色图形形状可以分别代表金属、二氧化硅或组成集成电路组件的其他半导体层。同时，版图可以提供导体、隔离层、接触、通孔、掺杂注入层等方面的信息。

生成的版图必须经过一系列被称为物理验证的检查流程。设计人员必须使版图满足制造工艺、设计流程和电路性能三方面带来的约束条件。其中，制造工艺往往要求电路符合最小线宽等工艺限制，而功率耗费、占用面积也是考虑的因素。验证流程中最常见的是分为：

• 设计规则检查（design rule checking, DRC）：通常会对宽度、间距、面积等进行检验。
• 电路布局验证（layout versus schematic, LVS）：将原始电路图的网表与版图中提取出来的电路图的网表加以比较。
• 版图参数提取：从生成的版图中提取关键参数，例如CMOS的长宽比、耦合电容等。另外可以获得电路的逻辑门延迟和连线延迟参数，从而进行更精确的仿真。
• 电学规则检查：检查是否存在通路、短路、孤立节点等情况

在所有的验证完成之后，，版图数据会转换到一种在工业界通用的标准格式，通常是GDSII格式，然后它会被送到半导体硬件厂商进行制造。这一数据传送过程被称为下线，这一术语源于这些数据以往是通过磁带运输到工厂的。半导体硬件厂商进一步将标准格式的数据转换成另一种格式，并用它来生产用于进行半导体器件制造中光刻步骤的光罩等精密规格的器材。

在集成电路发展的早期，集成电路的复杂程度较低，因此设计任务也没如今那么困难，其版图设计主要依靠人工在不透明的磁带和胶片上完成，这在一定程度上类似人们使用印刷电路板来完成中小型电路的设计。现代超大规模集成电路的版图设计通常需要在集成电路版图编辑器等软件的辅助下完成，大多数复杂的步骤都可以使用电子设计自动化工具代替人工劳动，包括布局、布线工具等，但是工程师也必须掌握操作这些软件的技术。整个有关版图的物理设计、仿真往往涉及了大量文件格式。随着计算机功能的不断强化，自动化集成电路版图工具软件也不断发展，诸如Synopsys、Mentor Graphics、Cadence、Compass和Daisy等公司的产品占据了相当的市场份额。

相关条目

• 物理设计、布局 (集成电路)、布线 (集成电路)
• 集成电路设计

延伸阅读

• Saint, Christopher and Judy. (2002). IC Layout Basics. McGraw-Hill. ISBN 0-07-138625-4
• Clein, Dan. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
• Hastings, Alan. (2005). The Art of Analog Layout. Prentice Hall. ISBN 0-13-146410-8